На данный момент разработан и отработан на тестах RTL код кластера. Проведен пробный логический синтез (28 нм) для предварительной оценки параметров по занимаемой площади и быстродействию. С использованием нет-листа, полученного при синтезе, проведен пробный топологический синтез. Создан предварительный floorplan процессора. Результаты синтезов подтверждают достижимость кластером заявленных параметров по быстродействию (1,5 Ггц) и площади. Для сокращения сроков отработки процессора в полном объеме (с использованием моделей IP блоков, поставляемыми совместно с блоками), проводится отработка взаимодействия кластера и шины с использованием средств FPGA Xilinx (V6).

Разработан ассемблер и линковщик, которые сданы в экслуатацию и используются при написании тестов процессора. Для отладки ассемблерных и С программ создана программная модель процессора и включена в отладочную среду Geany. Разработана альфа-версия С компилятора и начата его пробная эксплуатация на тестовых наборах (CoreMark и т.п.) для оценки производительности.